满足阻抗容限要求：PDN设计与优化策略

Marisol Cabrera

Albert Arnau

Robert Torrent

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简介

目标阻抗是电信应用中电源传输网络（PDN）设计的关键基准。通过定义芯片上电源轨的最大PDN阻抗，可确保芯片即使在最差的瞬态电流条件下，也能在可接受的电源轨电压噪声水平内运行。

本文将重点介绍如何利用MPQ8785负载点 (PoL) 器件实现目标阻抗的优化，同时为寻求优化PDN的设计人员提供有效建议和实用指导，助力实现可靠高效的电力传输。

定义目标阻抗

随着高频信号的兴起和电路板功率需求的不断提升，电源设计人员越来越重视能够高效为集成电路 (IC) 供电的无噪声配电。控制PDN在特定频段的阻抗是确保高速系统正常运行且满足性能要求的一种方法。该阻抗的估算方法通常为：将最大允许纹波电压除以最大预期电流阶跃负载。PDN目标阻抗(Z_TARGET)计算公式如下：

\[ Z_{\mathrm{TARGET}} = \frac{V_{\mathrm{SUPPLY}} \times \text{Ripple Tolerance}}{I_{\mathrm{TRANSIENT}}} \]

实现宽频谱范围内的 Z_TARGET 需要低频电源，并且在中高频段策略性地放置去耦电容。图 1 显示了多层陶瓷电容（MLCC）的阻抗频率特性。

图1：MLCC的阻抗频率特性

保持阻抗值始终低于计算出的阈值，就可以确保即使 IC 产生最严重的瞬态电流以及感应电压噪声，也能保持在可接受的操作范围内。

图 2 显示了不同频段的目标阻抗变化（数据来自供应商网站）。^[1]可以看出，配电网中的每个元件都必须在不同频段下进行优化。

图2：目标阻抗示例

深入了解PDN 阻抗

理论上，电源轨应力求实现尽可能低的PDN阻抗。然而，要达到理想的零阻抗状态并不现实。在系统级芯片（SoC）下方布置多种去耦电容以压平全频率范围内的PDN阻抗，是一种广泛采用的降低PDN阻抗的策略。这种做法可有效抑制输出电压波动和信号抖动，但未必是优化电源轨设计的最有效方法。

三级低通滤波器法

要进一步优化电源轨设计，除了考虑实现最佳性能的新方法外，还需要重新审视PDN设计的基本原理。如图3所示，PDN可以概念化为三级低通滤波器，其中的每一级都在滤波和稳定SoC芯片电流方面发挥着特定的作用。

图3：将PDN概念化为三级低通滤波器

该三级低通滤波器具体描述如下：

从SoC晶片汲取电流：从SoC晶片汲取的任何电流都会首先经过封装滤波。封装与晶片侧电容(DSC)相互作用完成初始滤波，在电流到达PCB插座之前先降低其斜率。
PCB布局与MLCC考量：电流通过 PCB 球栅阵列 ( BGA ) 后，会流经 PCB 上的电源层并遇到MLCC，此时发生第二级滤波。在此阶段，选择能够在特定频率下高效工作的电容非常关键。放置在 SoC 下方的高频电容对低频调节影响不大。
带电源层和大电容的电压调节器(VR)：最后阶段涉及 VR 和大电容，二者共同作用，通过降低低频噪声来稳定电源。

PDN的三级滤波法能够确保每个组件都最大限度地降低不同频段的阻抗。这种结构化方法对于在现代电子系统中实现可靠高效的电力传输非常重要。